สรุปสถานะ Hybrid Bonding ปี 2026: TSMC รุดหน้าสู่ระดับ 6 ไมครอน ขณะที่ HBM เลื่อนแผนการใช้งาน

Hybrid bonding ซึ่งเป็นเทคนิคการเชื่อมต่อชิปแบบทองแดงต่อทองแดง (copper-to-copper) เพื่อแทนที่การใช้เม็ดบัดกรี (microbumps) กำลังถูกใช้งานอย่างแพร่หลายในชิปตระกูล Logic โดย TSMC ประสบความสำเร็จในการลดระยะห่าง (pitch) จาก 9 ไมครอนเหลือ 6 ไมครอน และตั้งเป้าสู่ 4.5 ไมครอนในปี 2029 ขณะที่ Intel เริ่มส่งมอบชิป Clearwater Forest ที่ใช้เทคโนโลยี Foveros Direct ในช่วงต้นปี 2026

อย่างไรก็ตาม การนำเทคโนโลยีนี้มาใช้กับหน่วยความจำแบนด์วิดท์สูง (HBM) กลับล่าช้ากว่าที่คาด เนื่องจาก JEDEC ได้ปรับเพิ่มขีดจำกัดความสูงของแพ็คเกจ HBM ทำให้ผู้ผลิตอย่าง SK hynix สามารถใช้เทคโนโลยี microbump แบบเดิมกับ HBM4 ขนาด 16 ชั้นได้ต่อไปเพื่อความคุ้มค่าทางเศรษฐกิจ ส่งผลให้การเปิดตัว Hybrid bonding ในฝั่งหน่วยความจำต้องเลื่อนไปเป็นรุ่น HBM4E หรือ HBM5 ในช่วงปลายทศวรรษ

ในด้านเทคนิค Hybrid bonding ช่วยเพิ่มความหนาแน่นของการเชื่อมต่อได้มากกว่าวิธีเดิมถึง 15 เท่า โดยอาศัยการขัดผิวหน้าชิปให้เรียบเนียนระดับนาโนเมตรและเชื่อมต่อกันด้วยแรงดันและความร้อน ซึ่งแบ่งเป็นสองวิธีหลักคือ Wafer-to-wafer ที่ให้ความละเอียดสูงสุด และ Die-to-wafer ที่มีความยืดหยุ่นในการผสมชิปต่างขนาดแต่มีขั้นตอนการผลิตที่ซับซ้อนกว่า

ปัจจุบันตลาดเครื่องมือการผลิตกำลังแข่งขันกันอย่างดุเดือด โดยมี Applied Materials และ Besi เป็นผู้เล่นหลักที่นำเสนอแพลตฟอร์ม Kinex สำหรับการผลิตระดับอุตสาหกรรม ในขณะเดียวกัน Samsung กำลังพัฒนา SAINT-D เพื่อรวม DRAM เข้ากับชิป Logic โดยตรง และจีนยังพยายามพัฒนาเทคโนโลยีนี้เพื่อเป็นทางลัดในการเพิ่มประสิทธิภาพชิปภายใต้ข้อจำกัดด้านการเข้าถึงเครื่องจักร Lithography ขั้นสูง

สิ่งที่ต้องจับตาต่อไปคือการเปลี่ยนผ่านของชิป Logic ไปสู่ระยะห่างที่ต่ำกว่า 9 ไมครอนในการผลิตจริง รวมถึงการลงทุนสร้างโรงงานแพ็คเกจจิ้งขั้นสูงของ SK hynix และ Micron ที่กำลังเตรียมพร้อมสำหรับยุค Hybrid bonding ในอนาคตอันใกล้แม้ผลิตภัณฑ์ในปัจจุบันจะยังใช้เทคโนโลยีเดิมอยู่ก็ตาม